Comprendre l'électronique par la simulation.
par Serge Dusausay  Espace lecteur  plan du site


 Article 04 
   Quelques informations supplémentaires des pages 35 à 40 du livre.


Pour illustrer l'aspect technologique indiqué en page 36, et exploité également en page 42, dans l'article 05, on montre ci-dessous le "layout" d'un inverseur CMOS.
Ce layout a été obtenu par une recopie d'écran d'une station de travail utilisant un logiciel de saisie, et vérification de layout. Ces logiciels sont professionnels, et ne figurent pas dans le CD-ROM fourni dans le livre.



Pour une meilleure compréhension, sont reportés d'abord, de façon isolée :
- le layout d'un transistor MOS canal P,
- le layout d'un transistor MOS canal N (premier cadre ci-dessous).
- Puis, l'inverseur CMOS complet (deuxième cadre ci-dessous).

Dans la technologie employée, ces éléments sont dans un substrat P.
Les transistors canal P sont dans un caisson de type N.

La signification des principales couleurs utilisées est :
- bleu : métal de niveau 1,
- rouge : polysilicium,
- vert : zone de diffusion, c'est à dire zone active du transistor.
- le caisson de type N est reconnaissable par un contour blanc.

Remarques :

- les couleurs signifient une étape de fabrication. Cela ne représente donc pas concrètement un niveau physique de profondeur, comme on le voit dans les logiciels de routage de circuits imprimés.

- Des inscriptions (en vert) ont été ajoutées pour une meilleure compréhension.


layout de transistor CMOS
un transistor MOS canal P, un transistor MOS canal N
pour voir cette image, en meilleure résolution (73 kO), mais sur une nouvelle fenêtre, cliquer.
Les 2 transistors séparés :




- en haut, la succession bleu, rouge, bleu, dans le rectangle vert inscrit dans le rectangle blanc signifie :
Un caisson P, avec à l'intérieur Source, Grille, Drain d'un transistor canal P.
La largeur est de 20 um.
La longeur est de 0,6 um.



- en bas, la succession bleu, rouge, bleu, dans le rectangle vert signifie :
Source, Grille, Drain d'un transistor canal N.
La largeur est de 12 um.
La longeur est de 0,6 um.


Remarques :

- le composant est symétrique ; l'assignation Drain Source est donc, pour l'instant, arbitraire. C'est la suite du montage (polarisation) qui déterminera le fonctionnement Drain Source.

- On voit également 4 surfaces rectangulaires de métal 1 : il s'agira, après connexion aux transistors, :
. alimentation vdd,
. alimentation vss,
. entrée,
. sortie.



layout d'un inverseur CMOS
Inverseur CMOS
pour voir cette image, en meilleure résolution (61 kO), mais sur une nouvelle fenêtre, cliquer. 		L'inverseur fini :





- les grilles sont reliées, par simple continuité de niveau polysilicium. Cela forme une bande (rouge dans ce dessin) de 0,6 um de long.
Au milieu de cette bande, entre les transistors, il y a un via, qui permet une liaison électrique entre le niveau polysilicium et le niveau métal1. Sur le niveau métal1, on dispose d'un contact, ce qui forme le point d'entrée de l'inverseur. (lettre A)

- Tout à droite, les 2 Drains sont reliés, par du métal 1. Cette liaison passe par un contact, ce qui forme le point de sortie de l'inverseur. (lettre Q)


- Tout en haut, l'alimentation vdd est reliée à la source du transistor canal P.
On remarque une découpe sur le Drain de ce transistor pour laisser passer la bande de métal1 de façon horizontale.


- Tout en bas, l'alimentation vss est reliée à la source du transistor canal N.
Egalement, ce transistor possède une découpe, sur le Drain.


Remarques :

Cet inverseur est un élément d'une bibliothèque de cellules logiques, dessinées pour être regroupées sans perte de place. Les alimentations, les entrées sont donc à des emplacements définis avec précision.
Cela explique les découpes faites sur les Drains des transistors.

- Le substrat doit être relié à un potentiel : dans le cas du substrat P, il faut le placer au potentiel le plus bas. Ici, il est connecté à la ligne de contact de l'alimentation vss.

- Le caisson (de type N, substrat du transistor à canal P) doit, lui aussi, être relié à un potentiel, mais le plus élevé. Cela explique le contact supplémentaire, (placé entre vdd et la source du transistor à canal P).

fin de l'article 04

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